DDC/DUC трансивер с интерфейсом Ethernet из модулей с Али

[EU1SW]

EU1SW
В этой теме предлагается конструкция SDR трансивера из готовых модулей на основе исходных кодов OpenHPSDR & Hermes-Lite, протокол обмена совместим с Hermes, управляющая программа PowerSDR mRX PS, проект предоставляет функционал "один приемник с обзором 192 кГц + один передатчик" в полном дуплексе, совместим с программой HermesVNA с функционалом векторного анализатора.

Скрытый текст

Основные компоненты: демоплата Altera Cyclone IV EP4CE10, демоплата AD6645 14 бит АЦП, ЦАП - 14 битный DAC904e, модуль PHY Ethernet на чипе LAN8720, из необязательных компонентов - УВЧ на BFG591, ДПФ.
Для тактирования применен внешний CMOS КГ 96 МГц, который непосредственно распаян на плате АЦП и питается от собственного стабилизатора 3,3 В. FPGA PLL используется для внутреннего тактирования. Плата АЦП модифицирована, установлен антиалиас LC фильтр 35 МГц и трансформатор 1:2. Кш приемника без преампа порядка 30 дБ, с преампом на BFG591 - лучше 8 дБ.
С нонейм КГ 96 МГц RMDR в 10 кГц порядка -120 дБ, IMD3 на выходе ЦАП лучше -70 дБ dBc на всех КВ диапазонах, спуры и прочий мусор - лучше -80 dBc, выход ЦАП - +5 дБм.
Предусмотрен вывод демодулированного аудио непосредственно из железа, для минимизации задержек, реализация дельтасигма ЦАП, внешний кодек не нужен, наушники непосредственно с пинов ПЛИС через цепочку из ВЧ дросселя + электролит, отсечь постоянку.
Распиновку лучше сразу смотреть в архиве проекта, там же и готовые файлы .sof для текущей распиновки, для постоянной прошивки нужно конвертировать в .jic
Единственный нюанс с пинами, так как входом PLL могут быть только специально предназначенные для этого пины, один из них - 23-й уже занят тактовым генератором 50 МГц, но формально он не нужен, поэтому можно либо отпаять генератор и подать DRY с АЦП на этот 23-й пин, скорректировав проект, либо подать на 24-й, на обратной стороне моей платы есть площадка для второго генератора, именно на ней и выведен 24-й пин.

Возможен вариант использования как 2 независимых приемника с полосой 96 кГц, с одним либо 2-мя АЦП.

UPDATE 02.01.18

Скрытый текст

Добавлен код формирования огибающей CW непосредственно в FPGA
Самоконтроль CW в наушниках, подключенных к FPGA
Управление реле преампа от значения аттенюатора Гермес, аттенюация больше -20 выключает реле
З.Ы. пины по умолчанию изменены для совместимости с платой, перепаяной на 22к ПЛИС, измените под свою распиновку

• Hermes_Lite_96_RXTX_ CW_sidetone_10k.zip
• Hermes_Lite_22k_CW_s idetone.zip

Обновление от 10.02.2018
Hermes_Lite_22k_CW_s idetone_fix192_cwkey _input_tune_out_powe r_control.zip

Скрытый текст

Обновление для 22k
Расширеные кордики RX/TX (low spurs)
Фиксированный выходной рейт 192 кгц
2RX+ 1TX
cwkey input - вход для вертикального ключа или датчиков CW, semi break, время задержки ptt выставляется в powersdr
активное состояние - пин на массу, поэтому сразу рекомендую в целях сохранности входов ПЛИС цеплять транзисторный оптрон, а светодиод либо подтягивать к плюсу, если у вас ключ, либо выход датчика с ОК, либо соответственно на массу, если ваш датчик выдает логический уровень.
Аналогично поступить и со входом ptt_in.
tune output - выход индикации режима tune, в powersdr необходимо включить опцию apollo (tnx rolin)
регулировка выходной мощности в режиме Гермес, будет работать как регулировка с передней панели софта, так и калибровка в сетапе по диапазонам.
DAC_ALC - шимированный выход 0-3,3 вольта
На выходном пине ПЛИС монтируем делитель, например 4,7 и 3 кОм, что бы привести верхнюю границу к опорному ЦАП 1,25 вольта, и фильтрующую емкость.
Изменения в обвесе DAC: пин INT/EXT (16) поднять с массы и подключить к аналоговому плюсу DAC, сигнал с выхода делителя подать на референсный вход REFIN (17), вход высокоомный, дополнительная блокировка по ВЧ будет не лишняя.
Не забудьте пожалуйста расставить пины согласно своего хардверного дизайна.
todo: аудиокодек, медленный АЦП

Обновление от 11.02.2018
Hermes_Lite_22k_CW_s idetone_fix192_cwkey _input_tune_out_powe r_control_WM8731_OK. zip

Скрытый текст

Обновление для 22k (Tnx Василий UR5KIM! за тестирование и багфикс )
Теперь микрофон и наушники на борту
аппаратный I2S кодек Wolfson WM8731, использовалась платка с Али наподобие такой https://ru.aliexpress.com/item/FREE-...674210328.html
требует доработки, нужно поднять 2 ножки, для перевода контрольного интерфейса в режим SPI
Для совместимости параллельно оставлен текущий код дельтасигма модуляторов для наушников из предыдущих версий
О доработке немного позже
Пожалуйста не забывайте выставлять распиновку в соответствие со своей хардверной конфигурацией.

Обновление от 16.04.2018, полный фарш от Сергея

Вложения

• Hermes_Lite_10k_96_M Hz_full.zip (199.6 Кб, Просмотров: 34)
• Hermes_Lite_22k_96_M Hz.zip (221.2 Кб, Просмотров: 26)

Скрытый текст

Апдейты для обоих плат,
в версию 10К включены все последние обновления, увеличена раскачка в телеграфе, вместо отдельного выхода на наушники теперь там живет кодек, ШИМ выход на наушники пришлось убрать, ибо не компилировалось, и больше туда все... )
в обоих прошивках MCP3202 активен, название сигналов согласно схеме, проверяйте распиновку всех сигналов согласно вашему монтажу, компилируйте и наслаждайтесь отличным приемом )

Добавлено через 12 минут(ы):

для того, что бы поправить, в файле hermes_lite_core.v ищем кусок текста, и соответственно убираем палки // где надо, и добавляем где не надо
Код:

//// w/o slowADC 
//assign AIN1 = 0; 
//assign AIN2 = 0; 
//assign AIN3 = 0; 
//assign AIN4 = 0; 
//assign AIN5 =  200; 
//assign AIN6 = 1000; 
//// end      

//// ADC78H90CIMT 
//Hermes_ADC ADC_SPI(.clock(pll_12288), .SCLK(ADCCLK), .nCS(nADCCS), .MISO(ADCMISO), .MOSI(ADCMOSI), 
//                   .AIN1(AIN1), .AIN2(AIN2), .AIN3(AIN3), .AIN4(AIN4), .AIN5(AIN5), .AIN6(AIN6));   
//// end     

//// MCP3202 tnx N7DDC 
Angelia_ADC ADC_SPI(.clock(IF_CLRCLK), .SCLK(ADCCLK), .nCS(nADCCS), .MISO(ADCMISO), .MOSI(ADCMOSI),                    
.AIN1(AIN1), .AIN2(AIN2)); 
assign AIN3 = 0; 
assign AIN4 = 0; 
assign AIN5 =  200; 
assign AIN6 = 1000; 
//// end   

//// MCP3204 
//Angelia_AD4 ADC_SPI(.clock(IF_CLRCLK), .SCLK(ADCCLK), .nCS(nADCCS), .MISO(ADCMISO), .MOSI(ADCMOSI), 
//                   .AIN1(AIN1), .AIN2(AIN2));
 //assign AIN3 = 0;
 //assign AIN4 = 0; //assign AIN5 =  200; 
//assign AIN6 = 1000; 
//// end

---

Информация от RX3QFM
Добавлен хелп по работе с Quartus (версия 15.0 Web Edition) и программированию FPGA

• Пост УВЧ

---

Информация от UR5KIM
Схемы и рисунки печатных плат модуля усилителя ВЧ приемника и модуля ЦАП передатчика.

Скрытый текст

Файлы корректировались мною после изготовления плат для устранения замеченных недостатков, так что возможно чего-то не учел. Но, надеюсь, что все нормально.
Схемы в spl, а печатные платы в lay6 форматах. На всякий случай прикладываю файлы схем в графическом виде, а рисунки печаток в pdf файлах. За масштаб при их распечатке не ручаюсь.
В схеме DAC модуля нарисовано два варианта подключения питания аналоговых узлов микросхемы DAC904E - 3,3 Вольта или 5 Вольт. Эти цепи нарисованы штриховой линией. На печатной плате это подключение нужно сделать, запаяв соответствующую ферритовую бусину. Одновременно должна быть запаяна только одна бусина из двух, помеченных красной точкой на рисунке платы в файле формата lay6!
Печатки довольно простые, но для облегчения монтажа при наведении указателя мышки на любой элемент в программе SprintLayout подсвечивается номинал этого элемента.
Платы двухсторонние. Нижняя сторона сплошная фольга, которая используется как общий провод. Она зенкуется в нужных местах под выводы разъемов и перемычки, которая есть на плате усилителя. Подключение элементов к нижнему слою фольги производится короткими отрезками провода или монтажными пистонами, которые пропаиваются с двух сторон платы.
При изготовлении плат способом ЛУТ рисунки нужно печатать зеркально.
Подключение микросхемы ЦАП к выводам Альтеры должно соответствовать вашему варианту компиляции программы. Я указал на схеме свой.
Что непонятно - спрашивайте, постараюсь ответить.

• DAC_Preamp_spl_lay.z ip (162.5 Кб, Просмотров: 16)
• DAC_Preamp_graf.zip (94.5 Кб, Просмотров: 24)
• Готовый для повторения вариант от UR5KIM
• HL-LAN - подключение к компьютеру для начинающих.
• Обновление от 11.02.2018 - доработка аудиокодека
• Полная схема соединений малосигнальной части готового варианта и описание от 14.02.18
• Модификация кода для использования аудиокодека по протоколу I2C от 4.11.18

---

От RA4UKL. Update 02.01.18
Желающим собрать плату ADC самостоятельно, пост. Схема даташитная, плата обновлена.

• 6654new.zip

Комментарий модератора

1. UN7RX:
2. Всех предупреждаю - авторские ветки на CQHAM будут модерироваться предельно жестко. Если вам что-то не нравится, вы в них просто не заходите, а за наезды на авторов будут баны вплоть до пожизненных. Никаких шуток!

[DeXter Holland]

интересно взглянуть на тестовую плату

[EU1SW]

рабочий макет, ФНЧ PA на другой плате

[DerBear]

Проект компьютера для Hermes на RaPi3 + Touch : http://g0orx.blogspot.ru
Думаю сюда этот проект как нельзя кстати подойдёт. Цена вопроса 3 т.р. RPi3 и примерно столько же ТАЧ-экран.

Операционка Debian под RaPi3, крайняя версия. Программа gHPSDR. Изначально она для гермесов и ананов пишется. Загрузку в процентах не проверял, но 384кГц показывает.
Проверял зимой на красной плате. Размер экрана трансивера не изменяется, т.к. оптимизирован на применение фирменного 7" тач-экрана для RaPi с разрешением 800х480 точек.

[EU1SW]

крайнюю версию piHPSDR можно собрать из исходников, раскомментировав ключ RADIOBERRY, тогда он будет работать с фронтендом по SPI, не трогая езернет, значительно экономит ресурс ПЛИС, приемник с передатчиком влазят в 6К, и ожидается крайне небольшое и весьма бюджетненькое чемоданное радио )
Для большей универсальности можно вместо piHPSDR запускать софтину оригинального Radioberry, тогда это будет езернетный гермес
специально для этого заказал таки на Али AD9866, для маленького "чемоданного" трансивера DDC/DUC ее перфомансу (там реально ближе к 10 битам) думаю вполне хватит.

[EU1SW]

нашел вот фото, еще мартовское, вышеописаный фронтенд + распберри пи2 + 5" тачскрин 800х480 + USB звук

[DerBear]

Это по SPI или LAN?
Надо пересобирать проект?
Интересует архидешовое, по по протоколу гермеса, что бы собрать такой чисто приёмник.

[EU1SW]

Если интересует только прием, Ethernet и протокол Гермес, то все равно нужна плата FPGA c EP4CE10 и модули АЦП и PHY.
Я запускал такое, получается 2 независимых приемника с обзором по 96кгц каждый
если езернет не критичен, то достаточно и 6К ПЛИС, и тогда по SPI сразу на Малину, и надо пересобрать piHPSDR

[Livas60]

Сергей, можно ли для тактирования АЦП использовать генератор частотой 100MHz, например такой: www.crystek.com/crystal/spec-sheets/vcxo/CVHD-950.pdf?

[EU1SW]

Василий, формально да, я проверял тактирование от 50 МГц, но только на прием, приемник может работать от такого генератора, и от 100 МГц сможет,
но дело тут в том, что 50 и, соответственно, 100 МГц нацело не делятся на 48 кГц(и кратные ей). А значения коэффициентов децимации/интерполяции могут быть только целые, по итогу ошибка невелика, 15 герц, PowerSDR работает на прием без проблем, но надо проверять в железе, заработает ли передатчик нормально без выпадений и шума внеполосного. 96 МГц удовлетворяет, 122,88 тоже, но с АЦП AD6645 это уже лотерея, заработает/незаработает...