Бюджетный DDC/DUC

[Слесарь]

А как обсудить покупку прошитой предложенной вами платы? Там магазин заблокирован.

[rolin]

Слесарь, только самому собрать можно.

[Genadi Zawidowski]

Не понял ваш пост.

Коэффициенты менять "на лету" - полосу крутить щире-уже.

[rolin]

полосу крутить щире-уже.

так то уже при вторичной обработке делается, в ДСП процессоре, модуль только сырые семплы выдает.
Теперь понял вас, но мне и в голову не приходило такое сделать.

Впрочем, задача модуля четко обозначена.

[US8IDZ]

...почему ... ещё пару проволочек не протянуть для сигналов загрузки параметров фильтра в FPGA и пары синхросигналов...

А откудова и куда эти проволочки тягнуть?

... в EP3C10E144 влезет только с одним приёмником. И то под большим вопросом.

А можно в плату DDC Module 1 вместо EP3C10E144C8N впаять EP3C16E144C8N на полтора приемника или EP3C25E144C8N на два с половиной приемника?
Ну в зависимости от того кто как понимает малобюджетность.
EP3C25E144C8N не намного дороже EP3C10E144C8N
Для малобюджетной конструкции универсального бюджетного mini-maxi прожэкта DDC Слесаря наверное хватит и EP3C5E144C8N на полприемника

[Genadi Zawidowski]

вместо EP3C10E144C8N

EP3C25E144C8N на два с половиной приемника

Кажется, эти чипы имеют разное количество выводов питания...

Управление FIR фильтрами в моём варианте (когда процессор не занимается фильтрацией) требует дополнительно двух выводов - strobe и clock, последний можно разместить на выделенных входах синхронизации FPGA. STROBE лучше по количеству приёмников. Тогда можно "на ходу" менять полосу пропускания фильтров.
Ещё Четыре сигнала - собственно I2S канал к процессору. И два или три сигнала - синхронизация для кодека, который (как и процессор в I2S SLAVE) соединены данными между собой.
Остальное похоже (набор SPI сигналов) уже выведено.

Теперь понял вас, но мне и в голову не приходило такое сделать.

Меня не интересовала панорама, потому возможно вынести фильтрацию в аппаратную часть. ПРоцессору ватает куда тратить производительность - то же АРУ с вычислением логарифмов, "подчисточный" НЧ фильтр для убирания щелчков АРУ.

ps: до 23:30 msk меня сегодня нет.

[rolin]

А можно в плату DDC Module 1 вместо EP3C10E144C8N впаять EP3C16E144C8N на полтора приемника или EP3C25E144C8N на два с половиной приемника?

Просто так впаять не получится, придется скорректировать по выводам, так как некоторые выводы IO в EP3C16 и EP3C25 используются для питания, то есть в них IO по факту меньше.
Это все просто. Сложнее с пониманием а что потом делать с этим вторым приемником, куда его подавать , строить еще один интерфейс I2S или что .....

[US8IDZ]

Да, у EP3C10E144C8N, EP3C16E144C8N, EP3C25E144C8N не только ноги питания перепутаны, там все ноги перепутаны. Альтере видать не ведомо понятие "pin to pin", а у нас теперь тупинг

Честно говоря не знаю зачем два приемника и как их слушать одновременно, но может есть смысл заложить сразу EP3C16E144C8N или EP3C25E144C8N чтобы хотя бы для одного приемника не жало в талии когда хотелки какие-никакие вздумается прикручивать?
Все одно готовых плат нет. А проект тягнет на бюджетный и наверное интересен для разного рода модинга без риска сжигания пачек стобаксовых купюр по пути к освоения мира DDC.

[UR3IQO]

Меня не интересовала панорама, потому возможно вынести фильтрацию в аппаратную часть.

А зря, в сигнале который до ФОС есть много полезной информации, "выудить" которую после фильтрации почти нереально.

[Genadi Zawidowski]

сигнале который до ФОС есть много полезной информации, "выудить" которую после фильтрации почти нереально.

Так... если я принимаю 200 герц телеграф, что интересного в сигнале до ФОС?

Сложнее с пониманием а что потом делать с этим вторым приемником, куда его подавать , строить еще один интерфейс I2S или что .....

Ну некоторые только за этим SDR ставят. Строить ещё один I2S нет нужды, стандартная периферия процессоров поддерживает многоканальный вариант - когда в одном фрейме несколько стерео пар идёт. Я например использую 256-битный фрейм, туда до 4-х стерео 32 бит влезает.